半個多世紀以來，微電子技術遵循着 " 摩爾定律 " 快速發展。但近年來，随着芯片制程工藝的演進，" 摩爾定律 " 叠代進度放緩，導緻芯片的性能增長邊際成本急劇上升。
在摩爾定律減速的同時，計算需求卻在暴漲。随着雲計算、大數據、人工智能、自動駕駛等新興領域的快速發展，對算力芯片的效能要求越來越高。
多重挑戰和趨勢下，半導體行業開始探索新的發展路徑。
其中，先進封裝成爲一條重要賽道，在提高芯片集成度、縮短芯片距離、加快芯片間電氣連接速度以及性能優化的過程中扮演了重要角色。
根據市場調研機構 Yole 數據預測，全球先進封裝市場規模将由 2022 年的 443 億美元，增長到 2028 年的 786 億美元，年複合成長率爲 10.6%。此外，先進封裝的市場比重将逐漸超越傳統封裝，成爲封測市場貢獻主要增量。
市場潛力之下，這個傳統上屬于 OSAT 和 IDM 的領域，如今開始湧入來自不同商業模式的玩家，包括晶圓代工廠、設計廠商等紛紛搶灘，積極布局先進封裝技術。
全産業鏈上下遊企業齊頭湧入，恰恰說明了先進封裝技術的不可或缺。而如今，随着先進封裝技術不斷創新，市場參與者和商業模式正在不斷擴大和演變，這一領域的競争變得越來越激烈。
群雄打響先進封裝 " 大戰 " 先進封裝，台積電的另一把尖刀
早在 10 多年前，台積電就觀察到了摩爾定律失速的前兆，毅然決定投入封裝技術，在 2008 年底成立了導線與封裝技術整合部門（IIPD ) 。
2011 年，台積電技術專家餘振華帶來了第一個産品—— CoWoS。
CoWoS（Chip On Wafer On Substrate）是一種 2.5D 的整合生産技術，由 CoW 和 oS 組合而來：先将芯片通過 Chip on Wafer（CoW）的封裝制程連接至矽晶圓，再把 CoW 芯片與基闆（Substrate）連接，整合成 CoWoS。據悉，這是蔣尚義在 2006 年提出的構想。
台積電 CoWoS 結構示意圖
CoWoS 的核心是将不同的芯片堆疊在同一片矽中介層實現多顆芯片互聯。在矽中介層中，台積電使用微凸塊（μBmps）、矽穿孔（TSV）等技術，代替傳統引線鍵合用于裸片間連接，大大提高了互聯密度以及數據傳輸帶寬。
CoWoS 技術實現了提高系統性能、降低功耗、縮小封裝尺寸的目标，從而也使台積電在後續的封裝技術保持領先。
這也是目前火熱的 HBM 内存、Chiplet 等主要的封裝技術。
據悉，繼英偉達 10 月确定擴大下單後，蘋果、AMD、博通、Marvell 等重量級客戶近期也對台積電追加 CoWoS 訂單。台積電爲應對上述五大客戶需求，加快 CoWoS 先進封裝産能擴充腳步，明年月産能将比原訂倍增目标再增加約 20%，達 3.5 萬片——換言之，台積電明年 CoWoS 月産能将同比增長 120%。
同時，台積電根據不同的互連方式，把 "CoWoS" 封裝技術分爲三種類型：
CoWoS-S：它使用 Si 中介層，該類型是 2011 年開發的第一個 "CoWoS" 技術，爲高性能 SoC 和 HBM 提供先進的封裝技術；CoWoS-R：它使用重新布線層（RDL）進行布線，更強調 Chiplet 間的互連。能夠降低成本，不過劣勢是犧牲了 I/O 密度；CoWoS-L：它使用小芯片（Chiplet）和 LSI（本地矽互連）進行互連，結合了 CoWoS-S 和 InFO 技術的優點，具有靈活集成性。
多年來，CoWoS 一直在追求不斷增加矽中介層尺寸，以支持封裝中的處理器和 HBM 堆棧。台積電通過長期的技術積累和大量成功案例，目前 CoWoS 封裝技術已叠代到了第 5 代。
筆者在此前文章《代工巨頭 " 血拼 " 先進封裝》中提到：雖然 CoWoS 能夠爲芯片成品帶來優勢，但受限于成本，在推出的早期隻有少數廠家的高端産品采用，對此，台積電決定給 CoWoS 做 " 減法 "，開發出了廉價版的 CoWoS 技術，即 InFO 技術。
相較于在矽晶圓中間布線做連接的 CoWoS 技術，InFO 封裝把矽中介層換成了 polyamide film 材料，從而降低了單位成本和封裝高度。這也是 InFO 技術在移動應用和 HPC 市場成功的重要原因，爲台積電後來能獨占蘋果 A 系列處理器打下了關鍵基礎。
除了 CoWoS 和 InFO，台積電還有其他先進封裝技術。
2018 年 4 月，台積電首度對外界公布了創新的系統整合單芯片 ( SoIC ) 多芯片 3D 堆疊技術。
SoIC 是基于台積電的 CoWoS 與多晶圓堆疊 ( WoW ) 封裝技術開發的新一代創新封裝技術，這标志着台積電已具備直接爲客戶生産 3D IC 的能力。
作爲業内第一個高密度 3D chiplet 堆疊技術，SoIC 被看作 "3D 封裝最前沿 " 技術。台積電表示，SoIC 能提供創新的前段 3D 芯片堆疊技術，用于重新集成從 SoC 劃分的小芯片，最終的集成芯片在系統性能方面優于原始 SoC，并且它還提供了集成其他系統功能的靈活性。相較 2.5D 封裝方案，SoIC 的凸塊密度更高，傳輸速度更快，功耗更低。
據業内透露，目前台積電 SoIC 技術剛剛起步，今年底月産能約 1900 片，預期明年将超過 3000 片，增幅近 60%；2027 年有望拉升到 7000 片以上，是今年底水平的約 3.7 倍，年複合增速近 40%。
台積電激進擴産 SoIC 或與大客戶需求有關。AMD 是台積電 SoIC 的首發客戶，其最新 AI 芯片産品正處于量産階段，預計明年上市的 MI300 芯片将采用 SoIC 搭配 CoWoS，或将成爲台積電 SoIC 的一大 " 代表作 "。
蘋果則将采用 SoIC 搭配熱塑碳纖闆複合成型技術，目前正小量試産，預計 2025-2026 年量産，拟應用在 Mac、iPad 等産品，制造成本比當前方案更具有優勢。若未來 SoIC 順利導入筆電、手機等消費電子産品，有望創造更多需求，并大幅提升其他大客戶的跟進意願。
至于台積電先進封裝另一大客戶英偉達，其目前高階産品主要采用 CoWoS 封裝技術，但業界認爲，未來也将進一步導入 SoIC 技術。
針對多種先進封裝技術方案，台積電宣布将其 2.5D 和 3D 封裝産品合并爲一個全面的品牌 3DFabric，該平台由 SoIC、CoWoS 和 InFO 等 3D 堆疊和 2.5D 先進封裝技術所組成，進一步将制程工藝和封裝技術深度整合，以加強競争力。
目前，在先進封裝領域，台積電的領先地位尤其突顯。
在先進制程以及先進封裝中，台積電時刻保持 " 兩手抓 " 的狀态，以鞏固自身在晶圓制造領域的霸主地位。
英特爾：引領下一代封裝技術
作爲 IDM 和晶圓代工大廠，英特爾也在積極布局先進封裝。
與台積電類似，英特爾經過多年技術探索，也相繼推出了 EMIB、Foveros 和 Co-EMIB 等多種先進封裝技術，力圖通過 2.5D、3D 等異構集成形式實現互連帶寬倍增與功耗減半的目标。
其中，EMIB 是英特爾在 2.5D IC 上的嘗試，其全稱是 "Embedded Multi-Die Interconnect Bridge"。因爲沒有引入額外的矽中介層，而是隻在兩枚裸片邊緣連接處加入了一條矽橋接層（Silicon Bridge），并重新定制化裸片邊緣的 I/O 引腳以配合橋接标準。
英特爾 EMIB 架構圖
EMIB 是通過非常小的凸點間距提供高互連密度，從而允許芯片之間具有更高帶寬，并且由于走線長度較短，因此比使用有機基闆具有更低的功耗。它類似于微型矽中介層，僅覆蓋小芯片之間需要連接的區域。
2018 年底，英特爾推出了名爲 "Foveros" 的全新 3D 封裝技術，這是繼 EMIB 封裝技術之後，英特爾在先進封裝技術上的又一個突破。
據介紹，Foveros 技術可實現在邏輯芯片上堆疊邏輯芯片，進行橫向和縱向之間的互連，凸點間距進一步降低爲 50-25um。Foveros 爲整合高性能、高密度和低功耗矽工藝技術的器件和系統鋪平了道路。
英特爾表示，Foveros 可以将不同工藝、結構、用途的芯片整合到一起，從而将更多的計算電路組裝到單個芯片上，實現高性能、高密度和低功耗。該技術提供了極大的靈活性，設計人員可以在新的産品形态中 " 混搭 " 不同的技術專利模塊、各種存儲芯片、I/O 配置，并使得産品能夠分解成更小的 " 芯片組合 "。
2019 年，英特爾再次推出了一項新的封裝技術 Co-EMIB，這是一個将 EMIB 和 Foveros 技術相結合的創新應用，能夠讓兩個或多個 Foveros 元件互連，并且基本達到單芯片的性能水準。設計人員能夠利用 Co-EMIB 技術實現高帶寬和低功耗的連接模拟器、内存和其他模塊。
在 2020 年架構日中，英特爾又展示了在 3D 封裝技術領域中的新進展—— " 混合鍵合（Hybrid bonding）" 技術。
當今大多數封裝技術中使用的是傳統的 " 熱壓鍵合 " 技術，混合鍵合是這一技術的替代品。這項新技術是将具有優良電性能的銅和銅直接連接起來，能夠加速實現 10 微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。
英特爾先進封裝技術路線圖
筆者此前曾在文章中總結道，英特爾先進封裝技術的發展主要關注互連密度、功率效率和可擴展性三個方面。其中，Foveros 和混合鍵合技術主要關注功率效率、互連密度方面，而 Co-emib 和 ODI 技術則體現了集成的可擴展性特點。從 Foveros 到混合鍵合技術，英特爾逐漸實現凸點間距越來越小，使系統擁有更高的電流負載能力、更好的熱性能。
未來，英特爾還在計劃将傳統基闆轉爲更爲先進的玻璃材質基闆，此舉旨在對材料進行轉換以實現超越現有塑料基闆限制的高性能半導體的嘗試。
據介紹，随着 3D 封裝的普及，厚度是一個受關注的關鍵因素。減小基闆的厚度是提高半導體封裝性能的關鍵。玻璃載闆具有平坦的表面并且可以做得很薄，與 ABF 塑料相比，其厚度可以減少一半左右，減薄可以提高信号傳輸速度和功率效率。
同時，玻璃基闆在熱學性能、物理穩定度方面表現都更出色，更耐熱，因此可以在基闆内實現更高密度的互聯。
因此，英特爾有望通過玻璃載闆改進 3D 封裝結構。但該技術目前進展較爲緩慢，距離真正量産估計還有很長一段時間。
三星：IDM 與晶圓代工的雙重優勢
除了在存儲器中大量使用堆疊封裝技術外，三星在高性能計算芯片上也正大力發展先進封裝技術，旨在充分挖掘高性能計算機、AI、5G、雲以及大型數據中心市場。
三星分别于 2018 年、2020 年推出了 I-Cube（2.5D）、X-Cube（3D）兩種封裝技術。其中，I-Cube 作爲異質整合技術，可将一個或多個邏輯芯片（如 CPU、GPU 等）和多個存儲芯片（如 HBM）整合連接在中介層頂部。I-Cube 封裝技術可與台積電 CoWoS 封裝制程相抗衡，該項技術已投入使用，标志着三星晶圓制造業務領域已從移動設備擴展到數據中心；
X-Cube 則是使用 TSV 技術在邏輯芯片上堆疊存儲器芯片，最大程度上縮短互連長度，在降低功耗的同時能提高傳輸速率。
2021 年，三星還推出了 2.5D 封裝技術 H-Cube，專門用于高性能計算（HPC）、人工智能（AI）、數據中心和網絡産品等領域。
三星 2.5D H-Cube 芯片封裝解決方案
據了解，H-Cube 可以整合 ABF 和 HDI 兩種不同特點的基闆，實現更大的 2.5D 封裝。随着 HPC、AI 和網絡應用等細分市場的發展，安裝在同一個封裝中的芯片數量和尺寸都在增加，且需要高帶寬進行互連，這種更大面積的封裝變得更加重要，H-Cube 的出現也降低了 HPC 等市場的準入門檻。
今年 9 月，爲了追上台積電 AI 芯片的先進封裝，三星推出名爲 FO-PLP 的 2.5D 封裝技術。借由此技術，三星預計可将 SoC 和 HBM 整合到矽中間層上，進一步建構其成爲一個完整的芯片。據悉，FO-PLP 的基闆是方形，而台積電的 CoWoS 是圓形基闆，FO-PLP 不會有邊緣基闆損耗問題，有較高的生産效率。但由于要将芯片由晶圓移植到方形基闆，其作業較爲複雜。
前不久，三星又宣布将在 2024 年推出名爲 "SAINT"（Samsung Advanced Interconnection Technology）的全新 3D 半導體封裝技術。
據悉，最新的封裝技術 SAINT 包括 SAINT S（垂直堆疊 SRAM 内存和 CPU），SAINT D（用于 CPU、GPU 和内存的垂直封裝），SAINT L（用于堆疊應用處理器）。這一技術的引入旨在應對生成式 AI 和終端裝置 AI 的快速發展，将成爲三星電子在先進封裝領域的重要一步。
此外，三星還計劃在 2024 年量産可處理比普通凸塊更多數據的 X-Cube（u-Bump）封裝技術，并預計 2026 年推出比 X-Cube ( u-Bump ) 處理更多數據的無凸塊型封裝技術。據悉，三星在 2021 年還對外宣稱正在開發 "3.5D 封裝 " 技術，目前還未有最新消息。
除了在産品創新上進行投入布局外，三星電子去年開始還積極推進封裝基礎設施建設和人才引進。2022 年 12 月，三星電子成立了先進封裝（AVP）部門，負責封裝技術和産品開發，目标是用先進的封裝技術超越半導體的極限。
三星 AVP 業務副總裁暨團隊負責人 Kang Moon-soo 指出，三星電子是世界上唯一一家同時從事存儲器、邏輯芯片代工和封裝業務的公司。因此，三星将利用這些優勢提供具有競争力的封裝産品，連接高性能存儲器，例如通過異質整合技術，并經由 EUV 制造技術生産最先進的邏輯半導體和 HBM。
相比台積電和英特爾，盡管三星電子的先進封裝投資稍顯遲緩，但也能看到這兩年在先進封裝上的押注也非常大。
SK 海力士：将 2.5D Fan-out 封裝帶進内存行業
近日，據 businesskorea 報道，SK 海力士正準備推出 "2.5D 扇出 " 封裝作爲其下一代存儲半導體技術。
由于今年在高帶寬内存（HBM）領域的成功表現，SK 海力士對下一代芯片技術領域充滿信心，正在加緊努力通過開發 " 專業 " 内存産品來确保技術領先地位。
據業内人士透露，SK 海力士正準備将 2.5D Fan-out 封裝技術集成到繼 HBM 之後的下一代 DRAM 中。這項新技術将兩個 DRAM 芯片水平排列，然後将它們組合起來，就像是一個芯片一樣。一個特征是可以将芯片變得更薄，因爲它們下面沒有添加基闆。SK 海力士預計最早将于明年公開披露使用這種封裝制造的芯片的研究結果，新技術的推出也表明 SK 海力士正在向能夠匹配寬接口和成本效率的新方法邁進。
能看到，SK 海力士的嘗試相當獨特，因爲 2.5D Fan-out 封裝此前從未在内存行業嘗試過，該技術主要應用于先進系統半導體制造領域。台積電于 2016 年首次将扇出晶圓級封裝（FOWLP）商業化，用于生産 iPhone 的應用處理器，從而獲得了蘋果的信任。三星電子從今年第四季度開始将這項技術引入到 Galaxy 智能手機的先進 AP 封裝中。SK 海力士采用這種新封裝的主要原因之一是爲了削減成本，業界将 2.5D 扇出封裝視爲一種可以跳過 TSV 工藝的同時，增加 I/O 接口數量來降低成本的技術。業界推測這種封裝技術将應用于 GDDR 和其他需要擴展信息 I/O 的産品中。綜合來看，SK 海力士利用這項技術搶占小批量、多樣化的内存産品的趨勢的戰略正在變得更加清晰。SK 海力士正在鞏固與世界知名 GPU 公司 Nvidia 的合作；還有一個例子是，SK 海力士爲蘋果新 AR 設備 "Vision Pro" 中安裝的 "R1" 計算單元生産并提供了特殊 DRAM。SK 海力士總裁 Kwak No-jung 表示：" 在人工智能時代，我們将把存儲半導體創新爲針對每個客戶的差異化專業産品。"
AMD：Fabless 也在不遺餘力
在先進封裝技術研發方面，沒有芯片工廠的 AMD 也在不遺餘力，特别是在 HBM 和 GPU、CPU 封裝方面。
在 ISSCC 2023 國際固态電路大會上，AMD 提出了多種新的封裝設想，其中之一是在服務器 CPU 模塊内部直接堆疊内存，而且是多層堆疊。一種方式是将 CPU 模塊和内存模塊并排封裝在矽中介層上；另一種方式是在計算模塊上方直接堆疊内存，有點像手機 SoC。
AMD 表示，這種設計可以讓計算核心以更短的距離、更高的帶寬、更低的延遲訪問内存，還能降低功耗。如果堆疊内存容量足夠大，主闆上的 DIMM 插槽都可以省了。
AMD 甚至考慮在 Instinct 系列 GPU 已經整合封裝 HBM 的基礎上，繼續堆疊 DRAM，但隻有一層，容量不會太大。這樣做的最大好處是一些關鍵算法可以直接在此 DRAM 内執行，不必在 CPU 和獨立内存之間往複通信，從而提升性能、降低功耗。
AMD 還設想在 2D/2.5D/3D 封裝内部，集成更多模塊，包括内存、統一封裝光網絡通道物理層、特定域加速器等，并引入高速标準化的芯片間接口通道（UCIe）。
11 月 21 日，美國政府新宣布将投入約 30 億美元資金，用于芯片先進封裝行業。鑒于美國在全球芯片封裝産能中的占比相對較低，這一舉措旨在提高美國在先進封裝領域的市場份額，補足其半導體産業鏈的短闆。
美國商務部副部長勞裏 · 洛卡西奧在宣布這一投資計劃時表示：" 在美國制造芯片，然後把它們運到海外進行封裝，這會給供應鏈帶來風險。這項投資計劃将有助于确保美國在半導體産業鏈上的各個環節都具有競争力。"
無論如何，美國大力開拓先進封裝産業，也被認爲是看中了先進封裝領域日益增長的機遇。
此外，聯電、格芯、中芯國際等晶圓代工企業，以及日月光、國内封測三雄（長電科技、通富微電、華天科技）也都看到了先進封裝的發展前景，展開積極布局，聚焦先進封裝技術和解決方案。
寫在最後
後摩爾時代，先進封裝正在成爲各大廠商的發力點和必然選擇，不同商業模式的企業都在同一個高端封裝市場空間展開競争。
但不同業态的廠商，在封裝業務方面投入的資源也有所不同，技術發展路線也存在差異。
以 Foundry 爲例，由于 2.5D/3D 封裝技術中涉及前道工序的延續，晶圓代工廠對前道制程非常了解，對整體布線的架構有更深刻的理解，走的是芯片制造 + 封裝高度融合的路線。因此，在高密度的先進封裝方面，Foundry 比傳統 OSAT 廠更具優勢。
這也使得先進封裝成爲當前業内幾大主流半導體晶圓制造廠商重點發展的技術。台積電、英特爾和三星等代工巨頭已成功利用先進封裝市場的增長，實現了其技術壁壘的不斷提升。
而 SK 海力士，則試圖抓住存儲在 AI 時代與大算力芯片強結合的市場紅利，跻身先進封裝領域分一杯羹。
總體而言，先進封裝的出現，讓業界看到了通過封裝技術推動芯片高密度集成、性能提升、 體積微型化和成本下降的巨大潛力，先進封裝技術正成爲集成電路産業發展的新引擎。
當前，新賽道卡位競争激烈，新老玩家都在奮力搶奪一張通往先進封裝時代的 " 船票 "。
