本文由半導體産業縱橫（ID：ICVIEWS）綜合
120x120mm 的大芯片，有 12 個 HBM4E 堆棧。
您是否認爲 AMD 的 Instinct MI300X 和英偉達 B200 是面積很大的 GPU？再想一想：台積電正在開發其基闆芯片（CoWoS）封裝技術的一個版本，該技術将使系統級封裝（SiP）大兩倍以上，該公司在其北美技術研讨會上宣布。這些将使用 120x120mm 的巨型封裝，并将消耗數千瓦的電力。
最新版本的 CoWoS 允許台積電構建是常規光掩模尺寸（858mm2）大約 3.3 倍的矽中介層。因此，邏輯電路、8 個 HBM3/HBM3E 内存堆棧、I/O 和其它小芯片最多可以占用 2831mm2 的面積。AMD 的 Instinct MI300X 和英偉達的 B200 使用這項技術，盡管英偉達的 B200 處理器比 AMD 的 MI300X 大。
下一代 CoWoS_L 将于 2026 年投入生産，将能夠實現約 5.5 倍的十字線尺寸的轉接闆（這可能不如去年宣布的 6 倍十字線尺寸那麽令人印象深刻）。這意味着 4719 mm2 将可用于邏輯、多達 12 個 HBM 内存堆棧和其他小芯片。這樣的 SiP 還需要更大的基闆，根據台積電的幻燈片，我們正在尋找 100x100mm。因此，此類處理器将無法使用 OAM 模塊。
台積電不會止步于此，到 2027 年，它将擁有 CoWoS 技術的一個新版本，該技術将使轉接層的尺寸達到 8 倍或更多，這将使小芯片的空間達到 6864 平方毫米。台積電設想的設計之一依賴于四個堆疊式系統級集成芯片 （SoIC），與 12 個 HBM4 内存堆棧和額外的 I/O 芯片配對。這樣一個巨人肯定會消耗大量的電力——我們在這裏談論的是數千瓦，需要非常複雜的冷卻技術。台積電還希望此類解決方案使用 120x120mm 的基闆。
有趣的是，今年早些時候，Broadcom 展示了一款定制的 AI 處理器，具有兩個邏輯芯片和 12 個 HBM 内存堆棧。我們沒有這個規格，但它看起來比 AMD 的 Instinct MI300X 和英偉達的 B200 大，不過，它沒有台積電 2027 年計劃的那麽大。
CoWoS 結構及技術分類介紹
CoWoS（Chip On Wafer On Substrate）是台積電的一種 2.5D 先進封裝技 術，由 CoW 和 oS 組合而來：
先将芯片通過 Chip on Wafer（CoW）的封裝制程連 接至矽晶圓，再把 CoW 芯片與基闆（Substrate）連接，整合成 CoWoS。核心是将 不同的芯片堆疊在同一片矽中介層實現多顆芯片互聯。在矽中介層中，台積電使 用微凸塊（μBmps）、矽通孔（TSV）等技術，代替了傳統引線鍵合用于裸片間連 接，大大提高了互聯密度以及數據傳輸帶寬。CoWoS 技術能夠提高系統性能、降 低功耗、縮小封裝尺寸，也爲台積電在後續的封裝技術保持領先奠定了基礎。
根據采用的不同的中介層，台積電把 CoWoS 封裝技術分爲三種類型—— CoWoS-S、CoWoS-R 以及 CoWoS-L。
CoWoS-S（Silicon Interposer）即 2011 年首次亮相的用矽（Si）襯底作爲 中 介 層 的 先 進 封 裝 技 術 （ chip-on-wafer-on-substrate with silicon interposer），提供廣泛的中介層尺寸、HBM 立方體數量和封裝尺寸，可以實現大 于 2X 的光罩尺寸（1,700mm2），中介層集成了領先的 SoC 芯片和四個以上的 HBM2/HBM2E 立方體。在過去，"CoWoS" 一般即指以矽基闆作爲中介層的先進封裝 技術。
CoWoS-S 從 2011 年的第一代升級到 2021 年的第五代，第六代技術有望于 2023 年推出，将會在基闆上封裝 2 顆運算核心，同時可以闆載多達 12 顆 HBM 緩 存芯片。第五代 CoWoS-S 技術使用了全新的 TSV 解決方案，更厚的銅連接線，晶 體管數量是第 3 代的 20 倍。它的矽中介層擴大到 2500mm2，相當于 3 倍光罩面 積，擁有 8 個 HBM2E 堆棧的空間，容量高達 128 GB。并且，台積電以 Metal Tim 形式提供最新高性能處理器散熱解決方案，與第一代 Gel TIM 相比，封裝熱阻降 低至 0.15 倍。
CoWoS-R（RDL Interposer）是使用有機基闆 / 重新布線層（RDL）替代了矽 （Si）作爲中介層的先進封裝技術。CoWoS-R 采用 InFO 技術使用 RDL 作爲中介 層并爲 chiplets 之間的互連提供服務，特别是在 HBM（高帶寬存儲器）和 SoC 異 構集成中。RDL 中介層由聚合物和銅走線組成，機械靈活性相對較高，這種靈活 性增強了 C4 接頭的完整性，并允許新封裝可以擴大其尺寸以滿足更複雜的功能 需求。
CoWoS-L 是使用小芯 片（chiplet）和 RDL 作爲中介層（矽橋）的先進封裝技術，結合了 CoWoS-S 和 InFO 技術的優點，具有靈活的集成性。CoWoS-L 使用内插器與 LSI（本地矽互連） 芯片進行芯片間互連，以及用于電源和信号傳輸的 RDL 層，從 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方體開始，并将向前擴展，将包絡擴大 到更大的尺寸，以集成更多芯片。
CoWoS-L 服務的主要功能包括：第一，LSI 芯片，用于通過多層亞微米銅線實現高布線密度晶粒互連。LSI 芯片 可以在每個産品中具有多種連接架構（例如 SoC 到 SoC、SoC 到 chiplet、SoC 到 HBM 等），也可以重複用于多個産品。相應的金屬類型、層數和間距與 CoWoS-S 的 産品一緻。第二，基于成型的中介層，正面和背面具有寬間距的 RDL 層，TIV（通過中介層 通孔）用于信号和功率傳輸，可在高速傳輸中提供低高頻信号損失。第三，能夠在 SoC 芯片下方集成其他元件，例如獨立的 IPD（集成無源器件）， 以支持其與更好的 PI/SI 的信号通信。
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